[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian Simulasi

3. Video Simulasi

4. Prinsip Kerja Rangkaian

5. Download File  

Percobaan 2 Kondisi 2

1. Kondisi [Kembali]

Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=clock, B1=1, B2=don’t care

2. Gambar Rangkaian Simulasi[Kembali]

3. Video Simulasi[Kembali]

4. Prinsip Kerja Rangkaian[Kembali]

Rangkaian pada gambar merupakan rangkaian JK flip-flop menggunakan IC 74LS112, yang dikendalikan oleh tiga saklar SPDT sebagai input logika. Saklar B0 berfungsi sebagai input Clock (CLK), B1 sebagai input J, dan B2 sebagai input K. Saat sinyal clock diberikan, output Q dan Q̅ akan berubah sesuai dengan kombinasi nilai J dan K. Jika J = 0 dan K = 0, maka output tidak berubah (tetap). Jika J = 1 dan K = 0, maka Q diset menjadi 1. Jika J = 0 dan K = 1, Q direset menjadi 0. Sedangkan jika J = 1 dan K = 1, maka output Q akan berbalik (toggle) setiap kali clock aktif. Rangkaian ini digunakan untuk mempelajari cara kerja dasar JK flip-flop dalam menyimpan dan mengubah keadaan logika berdasarkan sinyal input dan clock.

5. Download File[Kembali]

Download Rangkaian Simulasi [Klik Disini]

Download Video Simulasi [Klik Disini]

Download Datasheet IC74LS112 [Klik Disini]